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Le design demeure une partie indispensable dans la conception d'un ASIC ou un FPGA. Que ce soit du pur design RTL, de l'intégration d'IPs basiques ou complexes ou bien du sanity check sur le code déjà élaboré, vous trouverez la partie qui vous intéresse le plus et dans laquelle vous souhaitez évoluer tout au long de votre carrière. Au sein du département micro-électronique avec des ingénieurs expérimentés en design et en verification, vous approfondirez vos connaissances et vos compétences tout au long du stage. L'objectif sera de maitriser les différentes étapes du flow de conception pour la partie Design. Lors du stage, les principales missions seront donc les suivantes : - Etudier et comprendre les spécifications de lIP RISC V à designer. - Proposer une architecture qui répond complètement au cahier des charges. - Coder l'IP en RTL (VHDL ou Verilog) en respectant les « Coding Rules » internes au groupe. - Intégration d'IPs si nécessaire. - Proposer un testbench pour...

Pour faire face au défi que constitue la vérification d'ASIC/SoC toujours plus complexes, l'industrie du semi-conducteur converge vers l'adoption universelle d'une méthodologie de vérification baptisée UVM. Cette méthodologie favorise la modularité, la réutilisabilité et l'extensibilité. Elle se base sur des techniques résumées sous les termes de « programmation orientée objet », « Self-Checking Verification Environment », « Constraint Random Tests» et « Coverage/Metric Driven Verification ». Il est intéressant de comparer cette méthodologie à des nouvelles, basées sur du python. Lors du stage, les principales missions seront donc les suivantes : - Etudier et comprendre le langage SystemVerilog et la méthodologie UVM - Mise en place de l'environnement de simulation permettant de se connecter au Design Under Test via des interfaces. - Mise en place du modèle de vérification du DUT. - Mise en place de tests aléatoires contraints et du modèle de couvertures du DUT. (functional...

Pour faire face au défi que constitue la vérification d'ASIC/SoC toujours plus complexes, l'industrie du semi-conducteur converge vers l'adoption universelle d'une méthodologie de vérification baptisée UVM. Cette méthodologie favorise la modularité, la réutilisabilité et l'extensibilité. Elle se base sur des techniques résumées sous les termes de « programmation orientée objet », « Self-Checking Verification Environment », « Constraint Random Tests» et « Coverage/Metric Driven Verification ». Lors de votre alternance, vos principales missions seront donc les suivantes : - Etudier et comprendre le langage SystemVerilog et la méthodologie UVM - Mise en place de l'environnement de simulation UVM permettant de se connecter au Design Under Test via des interfaces. - Mise en place du modèle de vérification du DUT. - Mise en place de tests aléatoires contraints et du modèle de couvertures du DUT. (functional coverage / code coverage) - La vérification a l'avantage d'associer les...