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Elsys Design
13 mars, 2026
Alternance, ALTERNANCE
Alternance-5A-Design Rtl Autour d'Une IP Risc-V pour Asic - Fpga - Soc H/F
Elsys Design Provence-Alpes-Côte d'Azur
Le design demeure une partie indispensable dans la conception d'un ASIC ou un FPGA. Que ce soit du pur design RTL, de l'intégration d'IPs basiques ou complexes ou bien du sanity check sur le code déjà élaboré, vous trouverez la partie qui vous intéresse le plus et dans laquelle vous souhaitez évoluer tout au long de votre carrière. Au sein du département micro-électronique avec des ingénieurs expérimentés en design et en vérification, vous approfondirez vos connaissances et vos compétences tout au long de l'alternance. L'objectif sera de maitriser les différentes étapes du flow de conception pour la partie Design. L'agence de rattachement de cette offre se situe à Nice Sophia-Antipolis. Profil Recherché Tu rentres en dernière année d'école d'ingénieurs en électronique avec une spécialisation en microélectronique. Tu as déjà des connaissances acquises en cours ou en TP sur les langages VHDL / Verilog / SystemVerilog, C/C++. Voici les tâches qui te seront confiées : -...
Elsys Design
03 janv., 2026
STAGE, Stage
Stage-Design Rtl Autour d'Une IP Risc-V pour Asic - Soc - Fpga H/F
Elsys Design Provence-Alpes-Côte d'Azur
Le design demeure une partie indispensable dans la conception d'un ASIC ou un FPGA. Que ce soit du pur design RTL, de l'intégration d'IPs basiques ou complexes ou bien du sanity check sur le code déjà élaboré, vous trouverez la partie qui vous intéresse le plus et dans laquelle vous souhaitez évoluer tout au long de votre carrière. Au sein du département micro-électronique avec des ingénieurs expérimentés en design et en verification, vous approfondirez vos connaissances et vos compétences tout au long du stage. L'objectif sera de maitriser les différentes étapes du flow de conception pour la partie Design. Lors du stage, les principales missions seront donc les suivantes : - Etudier et comprendre les spécifications de lIP RISC V à designer. - Proposer une architecture qui répond complètement au cahier des charges. - Coder l'IP en RTL (VHDL ou Verilog) en respectant les « Coding Rules » internes au groupe. - Intégration d'IPs si nécessaire. - Proposer un testbench pour...
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