Elsys Design
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Pour faire face au défi que constitue la vérification d'ASIC/SoC toujours plus complexes, l'industrie du semi-conducteur converge vers l'adoption universelle d'une méthodologie de vérification baptisée UVM. Cette méthodologie favorise la modularité, la réutilisabilité et l'extensibilité. Elle se base sur des techniques résumées sous les termes de « programmation orientée objet », « Self-Checking Verification Environment », « Constraint Random Tests» et « Coverage/Metric Driven Verification ». Il est intéressant de comparer cette méthodologie à des nouvelles, basées sur du python.
Lors du stage, les principales missions seront donc les suivantes :
- Etudier et comprendre le langage SystemVerilog et la méthodologie UVM
- Mise en place de l'environnement de simulation permettant de se connecter au Design Under Test via des interfaces.
- Mise en place du modèle de vérification du DUT.
- Mise en place de tests aléatoires contraints et du modèle de couvertures du DUT. (functional...