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Pour faire face au défi que constitue la vérification d'ASIC/SoC toujours plus complexes, l'industrie du semi-conducteur converge vers l'adoption universelle d'une méthodologie de vérification baptisée UVM. Cette méthodologie favorise la modularité, la réutilisabilité et l'extensibilité. Elle se base sur des techniques résumées sous les termes de « programmation orientée objet », « Self-Checking Verification Environment », « Constraint Random Tests» et « Coverage/Metric Driven Verification ». Lors de votre alternance, vos principales missions seront donc les suivantes : - Etudier et comprendre le langage SystemVerilog et la méthodologie UVM - Mise en place de l'environnement de simulation UVM permettant de se connecter au Design Under Test via des interfaces. - Mise en place du modèle de vérification du DUT. - Mise en place de tests aléatoires contraints et du modèle de couvertures du DUT. (functional coverage / code coverage) - La vérification a l'avantage d'associer les...

Le design demeure une partie indispensable dans la conception d'un ASIC ou un FPGA. Que ce soit du pur design RTL, de l'intégration d'IPs basiques ou complexes ou bien du sanity check sur le code déjà élaboré, vous trouverez la partie qui vous intéresse le plus et dans laquelle vous souhaitez évoluer tout au long de votre carrière. Au sein du département micro-électronique avec des ingénieurs expérimentés en design et en verification, vous approfondirez vos connaissances et vos compétences tout au long du stage. L'objectif sera de maitriser les différentes étapes du flow de conception pour la partie Design. Lors du stage, les principales missions seront donc les suivantes : - Etudier et comprendre les spécifications de lIP RISC V à designer. - Proposer une architecture qui répond complètement au cahier des charges. - Coder l'IP en RTL (VHDL ou Verilog) en respectant les « Coding Rules » internes au groupe. - Intégration d'IPs si nécessaire. - Proposer un testbench pour...

Dans un premier temps, l'étude des différents moyens de radionavigation (ILS : LOC / GLIDE et VOR) sera obligatoire. Une architecture top-level est proposée mais le stagiaire aura pour mission de l'étoffer et de la décrire à un plus bas niveau. Le design se fera sur une carte de développement (Intel/Altera) en langage VHDL ou Verilog. Il y aura aussi une partie du développement sur le processeur embarqué (NIOSII) pour l'envoi de commandes et la réception de statuts ainsi que la construction des trames de sortie vers le lien série. L'agence de rattachement de cette offre se situe à Nice Sophia-Antipolis. Profil Recherché Vous êtes en 3ème année de cycle ingénieur en option Micro-Electronique, Vous avez déjà des connaissances acquises en cours ou en TP sur les langages VHDL, C/C++. Votre implication sur des projets extrascolaires de scripting (Makefile, TCL) est un plus qui sera apprécié. Dynamique, passionné(e) et motivé(e), vous êtes en quête de défis techniques....

Alliant la maîtrise software et hardware, ELSYS Design s'affirme depuis sa création comme une référence dans le domaine de l'automatisme. Avec un positionnement original alliant Service et R&D, ELSYS Design développe de véritables partenariats avec ses clients et apporte des solutions personnalisées à leurs spécificités et leurs besoins. De l'assistance technique à la mise en place de centres de développement dédiés en passant par la prise en charge de projets complets, ELSYS Design met en oeuvre son expertise métier couvrant l'ensemble des compétences nécessaires à la conception d'un automate : - Expertise Système (architecture, intégration, méthodologie) - Design Electronique et Microélectronique - Développement Logiciel Embarqué - Vérification et Validation de produits industriels Le projet existant vise à implémenter différentes couches de réseaux IA directement sur la logique programmable (PL) du FPGA ZCU104, avec des applications concrètes en compression d'images...

Pour faire face au défi que constitue la vérification d'ASIC/SoC toujours plus complexes, l'industrie du semi-conducteur converge vers l'adoption universelle d'une méthodologie de vérification baptisée UVM. Cette méthodologie favorise la modularité, la réutilisabilité et l'extensibilité. Elle se base sur des techniques résumées sous les termes de « programmation orientée objet », « Self-Checking Verification Environment », « Constraint Random Tests» et « Coverage/Metric Driven Verification ». Il est intéressant de comparer cette méthodologie à des nouvelles, basées sur du python. Lors du stage, les principales missions seront donc les suivantes : - Etudier et comprendre le langage SystemVerilog et la méthodologie UVM - Mise en place de l'environnement de simulation permettant de se connecter au Design Under Test via des interfaces. - Mise en place du modèle de vérification du DUT. - Mise en place de tests aléatoires contraints et du modèle de couvertures du DUT. (functional...