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Description de la mission Softeam, filiale de Docaposte, intervient sur des projets à fort enjeu (Data, IA, Cloud, cybersécurité, transformation des SI), dans des secteurs variés (public, énergie, services, finance), avec une ambition claire : créer de la valeur durable pour nos clients et construire les services numériques de demain. Rejoindre une agence en forte dynamique dans le Sud-Est, avec un objectif clair : gagner en réactivité sur nos activités de staffing et renforcer la visibilité de l'agence. Tu seras au coeur de l'opérationnel, avec un rôle clé dans le bon fonctionnement de l'agence. Coordination du pipe sous-traitants Analyse et qualification des CV reçus Préqualification des candidats Participation aux entretiens Structuration et animation du vivier Interaction directe avec le manager opérationnel Tu contribues directement à la réactivité et à la qualité du staffing Communication & dynamique d'agence Organisation d'événements (ex : Jeux de Sophia)...

Le design demeure une partie indispensable dans la conception d'un ASIC ou un FPGA. Que ce soit du pur design RTL, de l'intégration d'IPs basiques ou complexes ou bien du sanity check sur le code déjà élaboré, vous trouverez la partie qui vous intéresse le plus et dans laquelle vous souhaitez évoluer tout au long de votre carrière. Au sein du département micro-électronique avec des ingénieurs expérimentés en design et en verification, vous approfondirez vos connaissances et vos compétences tout au long du stage. L'objectif sera de maitriser les différentes étapes du flow de conception pour la partie Design. Lors du stage, les principales missions seront donc les suivantes : - Etudier et comprendre les spécifications de lIP RISC V à designer. - Proposer une architecture qui répond complètement au cahier des charges. - Coder l'IP en RTL (VHDL ou Verilog) en respectant les « Coding Rules » internes au groupe. - Intégration d'IPs si nécessaire. - Proposer un testbench pour...

Pour faire face au défi que constitue la vérification d'ASIC/SoC toujours plus complexes, l'industrie du semi-conducteur converge vers l'adoption universelle d'une méthodologie de vérification baptisée UVM. Cette méthodologie favorise la modularité, la réutilisabilité et l'extensibilité. Elle se base sur des techniques résumées sous les termes de « programmation orientée objet », « Self-Checking Verification Environment », « Constraint Random Tests» et « Coverage/Metric Driven Verification ». Il est intéressant de comparer cette méthodologie à des nouvelles, basées sur du python. Lors du stage, les principales missions seront donc les suivantes : - Etudier et comprendre le langage SystemVerilog et la méthodologie UVM - Mise en place de l'environnement de simulation permettant de se connecter au Design Under Test via des interfaces. - Mise en place du modèle de vérification du DUT. - Mise en place de tests aléatoires contraints et du modèle de couvertures du DUT. (functional...

Le design demeure une partie indispensable dans la conception d'un ASIC ou un FPGA. Que ce soit du pur design RTL, de l'intégration d'IPs basiques ou complexes ou bien du sanity check sur le code déjà élaboré, vous trouverez la partie qui vous intéresse le plus et dans laquelle vous souhaitez évoluer tout au long de votre carrière. Au sein du département micro-électronique avec des ingénieurs expérimentés en design et en vérification, vous approfondirez vos connaissances et vos compétences tout au long de l'alternance. L'objectif sera de maitriser les différentes étapes du flow de conception pour la partie Design. L'agence de rattachement de cette offre se situe à Nice Sophia-Antipolis. Profil Recherché Tu rentres en dernière année d'école d'ingénieurs en électronique avec une spécialisation en microélectronique. Tu as déjà des connaissances acquises en cours ou en TP sur les langages VHDL / Verilog / SystemVerilog, C/C++. Voici les tâches qui te seront confiées : -...

Pour faire face au défi que constitue la vérification d'ASIC/SoC toujours plus complexes, l'industrie du semi-conducteur converge vers l'adoption universelle d'une méthodologie de vérification baptisée UVM. Cette méthodologie favorise la modularité, la réutilisabilité et l'extensibilité. Elle se base sur des techniques résumées sous les termes de « programmation orientée objet », « Self-Checking Verification Environment », « Constraint Random Tests» et « Coverage/Metric Driven Verification ». Lors de votre alternance, vos principales missions seront donc les suivantes : - Etudier et comprendre le langage SystemVerilog et la méthodologie UVM - Mise en place de l'environnement de simulation UVM permettant de se connecter au Design Under Test via des interfaces. - Mise en place du modèle de vérification du DUT. - Mise en place de tests aléatoires contraints et du modèle de couvertures du DUT. (functional coverage / code coverage) - La vérification a l'avantage d'associer les...

Tu rejoindras une équipe produit qui fait évoluer une application utilisée quotidiennement par environ 70 personnes réparties dans quatre sociétés d'un même groupe. Le poste est centré sur l'action : proximité immédiate avec les ingénieurs qui développent le produit, et interactions régulières avec les utilisateurs qui l'exploitent chaque jour, expriment des besoins concrets, formulent des critiques ou proposent des idées d'évolution. En collaboration directe avec l'équipe technique et les utilisateurs internes, tu contribueras à : - Comprendre le besoin réel : observation des usages, échanges directs, analyse des retours terrain, formulation claire des problématiques et attentes. - Structurer et prioriser : préparation du backlog, clarification des demandes, aide à la décision sur ce qui doit être développé en premier et pourquoi. - Suivre la réalisation au quotidien : échanges continus avec les développeurs, participation aux rituels agiles inspirés de Scrum et Kanban,...