Elsys Design
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Dans le cadre du développement de ses projets de conception de circuits intégrés (ASIC) et de systèmes numériques, l'agence lyonnaise d'ELSYS Design recherche un·e stagiaire ingénieur·e vérification pour rejoindre une équipe technique travaillant en mode projet, aux côtés d'ingénieur·es de conception numérique, d'ingénieur·es vérification et de chef·fes de projet.
Le stage se déroule en présentiel dans nos locaux, afin de favoriser la montée en compétences, les échanges entre projets et le partage de bonnes pratiques.
Vos missions
Encadré·e par un·e ingénieur·e vérification confirmé·e, vous participerez activement à la validation d'un bloc ou d'un sous-système numérique, dans une organisation agile et multi-métiers. Vous travaillerez notamment sur un environnement de vérification basé sur SystemVerilog et la méthodologie UVM.
Vos missions principales incluent :
Comprendre les spécifications du design et clarifier les besoins de vérification pour établir un plan de test...
