Stage Genai pour l'Automatisation de la Vérification Fpga - Asic H/F

L'offre

Contexte
ELSYS poursuit un projet R&D GenAI visant à assister les ingénieurs de vérification FPGA/ASIC dans l'exploitation de spécifications techniques : extraction de signaux, structuration JSON, génération d'assertions SystemVerilog et interrogation documentaire via RAG.
L'enjeu est de construire un pipeline fiable, contrôlé et évaluable, adapté aux flux de vérification microélectronique et aux besoins des équipes ELSYS Rennes.

Objectifs
Le stage consiste à concevoir, prototyper et évaluer des briques GenAI pour automatiser une partie du flux de vérification : structuration de spécifications, extraction d'informations, génération contrôlée d'assertions SVA et testbenchs SV/UVM et réponses traçables à partir des documents sources.

Missions principales

• Analyser les besoins des ingénieurs ELSYS Rennes en vérification FPGA/ASIC
• Structurer un corpus de spécifications, signaux, exigences et assertions
• Identifier les éléments SV/UVM générables automatiquement à partir des spécifications : interfaces, séquences, agents, monitors, scoreboards et assertions
• Évaluer modèles, prompts et stratégies de génération contrôlée pour produire des assertions SVA, testbenches SystemVerilog et composants UVM
• Réduire les hallucinations par validation syntaxique, citations de sources et contrôle des sorties
• Documenter les limites, résultats et recommandations pour les équipes ELSYS
• Mettre en oeuvre l'outil GenAI sur la bibliothèque d'IP existante.

Compétences acquises

• Développement d'un pipeline GenAI appliqué à la vérification FPGA/ASIC
• Maîtrise de la génération contrôlée, du RAG, de la validation d'artefacts techniques et de la réduction des hallucinations
• Compréhension des enjeux FPGA/ASIC, SVA, SystemVerilog, UVM, VHDL et méthodologie R&D
• Capacité à concevoir ou compléter des briques de vérification SV/UVM : testbenches, séquences, agents, monitors, scoreboards et couverture fonctionnelle

Environnement technique

• Python, PyTorch, Transformers
• LLM, API OpenAI, Hugging Face, génération contrôlée et prompts paramétrés
• RAG, embeddings, recherche vectorielle, reranking et pipelines documentaires
• SystemVerilog, SVA, VHDL, GitLab, Docker et Linux

L'agence de rattachement de cette offre se situe à Rennes.
Profil Recherché

Tu es en dernière année d'école d'ingénieur ou en Master 2, avec une spécialisation en électronique numérique, systèmes embarqués, vérification FPGA/ASIC, IA appliquée ou génie logiciel. Tu maîtrises Python et souhaites appliquer les LLM à des problématiques concrètes de vérification matérielle.
Une première expérience en SystemVerilog, VHDL, assertions, testbenches, FPGA/ASIC ou RAG est appréciée. Rigueur expérimentale, attention au détail et goût du travail avec des ingénieurs métier seront essentiels.

Avantages Salariaux

-

• Titre restaurant presque intégralement pris en charge

-

• Accès aux activités sociales et culturelles du CSE
• Prime Transport de 200 € net par an.

Qui sommes-nous

ELSYS Design est une société d'ingénierie spécialisée dans la conception de systèmes électroniques embarqués.

Nous accompagnons nos clients issus de secteurs variés (énergie, semiconducteur, défense, spatial, transport, etc.) dans 4 domaines principaux : la microélectronique (FPGA, ASIC, SoC), la carte, le logiciel embarqué et l'ingénierie système.

Chez ELSYS Design, nous sommes tous ingénieurs, votre manager sera donc lui aussi issu de la technique. Il veillera à vous proposer des projets pertinents qui vous permettront de vous constituer une expérience riche, bâtie sur un socle de compétences recherchées.

Vous aimez relever des défis techniques ? Vous avez envie d'évoluer dans une ambiance humaine, bienveillante et responsabilisante ? D'intégrer une structure familiale, présentant les avantages d'un grand groupe ?

Alors, n'hésitez plus : postulez et rencontrons-nous !

Bon à savoir

0 - 65 000 Eur (€)